TTL电平：
输出高电平 〉2.4V 输出低电平 〈0.4V
在室温下，一般输出高电平是3.5V 输出低电平是0.2V。
最小输入高电平和低电平
输入高电平 〉=2.0V 输入低电平 《=0.8V
它的噪声容限是0.4V.
CMOS电平：
1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。
电平转换电路：因为TTL和COMS的高低电平的值不一样（ttl 5v《＝＝》cmos 3。3v），所以互相连接时需要电平的转换：就
是用两个电阻对电平分压，没有什么高深的东西。
OC门，即集电极开路门电路，它必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和
大电流负载，所以 又叫做驱动门电路。
TTL和COMS电路比较：
1、TTL电路是电流控制器件，而coms电路是电压控制器件。
2、TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。
COMS电路的速度慢，传输延迟时间长(25--50ns),但功耗低。
COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。
3、COMS电路的锁定效应：
COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生
锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
防御措施：
(1)、在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
(2)、芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
(3)、在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。
(4)、当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电
源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。
4、COMS电路的使用注意事项
(1)、COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉
电阻或者下拉电阻，给它一个恒定的电平。
(2)、输入端接低内组的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。
(3)、当接长信号传输线时，在COMS电路端接匹配电阻。
(4)、当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
(5)、COMS的输入电流超过1mA，就有可能烧坏COMS。
5、TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
1、悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
2、在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载
特性可知，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入
端就一直呈现高电平。这个一定要注意。
COMS门电路就不用考虑这些了。
6、TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。
OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三机管截止的时候，它的基极电流约等于
0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的0，而是约0。而这个就是漏电流。
开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所
以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。
OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。
7、什么叫做图腾柱，它与开漏电路有什么区别？
TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级 关，图腾柱也就是
两个三级管推挽相连。所以推挽就是图腾。
一般图腾式输出，高电平400UA，低电平8MA
TTL电平（L电平：小于等于0.8V ；H电平：大于等于2V）
COMS电平（L电平：小于等于0.3Vcc ；H电平：大于等于0.7Vcc）
CMOS 器件不用的输入端必须连到高电平或低电平, 这是因为 CMOS 是高输入阻抗器件, 理想状态是没有输入电流的. 如果不用的输入引脚悬空, 很容易感应到干扰信号, 影响芯片的逻辑运行, 甚至静电积累永久性的击穿这个输入端, 造成芯片失效.
另外, 只有 4000 系列的 CMOS 器件可以工作在 15伏电源下, 74HC, 74HCT 等都只能工作在 5伏电源下, 现在已经有工作在 3伏和 2.5伏电源下的 CMOS 逻辑电路芯片了.
CMOS电平和TTL电平: CMOS电平电压范围在3～15V，比如4000系列当5V供电时，输出在4.6以上为高电平，输出在0.05V以下为低电平。输入在3.5V以上为高电 平，输入在1.5V以下为低电平。而对于TTL芯片，供电范围在0～5V，常见都是5V，如74系列5V供电，输出在2.7V以上为高电平，输出在 0.5V以下为低电平，输入在2V以上为高电平，在0.8V以下为低电平。因此，CMOS电路与TTL电路就有一个电平转换的问题，使两者电平域值能匹 配。
有关逻辑电平的一些概念 ：
要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（Vih）： 保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。
4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。
5： 阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的 阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。
对于一般的逻辑电平，以上参数的关系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
8：Iih：逻辑门输入为高电平时的电流（为灌电流）。
9：Iil：逻辑门输入为低电平时的电流（为拉电流）。
门 电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极 开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC） 门，其上拉电阻阻值RL应满足下面条件：
（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：线与的开路门数；m：被驱动的输入端数。
：常用的逻辑电平
·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS逻辑电平是通用的逻辑电平。
·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。
·低电压的逻辑电平还有2.5V和1.8V两种。
·ECL/PECL和LVDS是差分输入输出。
·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。
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什么是TTL电平和CMOS电平
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几种常用逻辑电平电路的特点及应用(转载)
2007-01-06 15:56:16
几种常用逻辑电平电路的特点及应用作 者： 华南农业大学 代芬 漆海霞 俞龙引 言
在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平
1.1LVDS电平
LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。
LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：
① 低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。
② 低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。
③ 具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。
所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。
LVDS的应用模式可以有四种形式：
① 单向点对点（point
前美军护士讲述：“我的任务是让萨达姆活着”(图)
2007-01-03 19:18:26
从2004年1月到2005年8月，美国陆军军士长罗伯特·埃利斯的工作就是照料伊拉克前
总统 萨达姆·侯赛因的起居和健康。萨达姆2006年12月30日被处以绞刑后，2007年1月1日美国《圣路易斯 快邮报》讲述了他与萨达姆在一起的那些日子。
资料图片：2004年7月1日，萨达姆出庭受审。 “让萨达姆好好活着”
埃利斯现年56岁，此前是圣路易斯州一家医院的手术室护士。
2003年底，埃利斯突然接到陆军后备队的征召，但对即将要承担的任务毫无所知。2004年1月，他被派往位于伊拉克首都巴格达附近的克罗珀战俘营，那里关押着伊拉克战争中被俘的“大人物”，包括2003年12月13日被美军抓获的萨达姆。
一名陆军上校告诉埃利斯，他的任务只有一个，让萨达姆好好活着，“萨达姆·侯赛因不能死在美国人羁押期间。你得千方百计让他活着”。
在克罗珀战俘营，埃利斯的头衔是高级医疗顾问。他的主要工作对象就是萨达姆。
埃利斯告诉《圣路易斯快邮报》：“那就是我的工作：让他活着，还得保证他健康，这样他们就能在以后处死他。”
老萨劝他一块抽烟
埃利斯开始了天天精心照料萨达姆的日子。每天，他要给萨达姆做两次身体检查，然后一天撰写一份关于萨达姆生理和精神状况的报告。
萨达姆告诉埃利斯，抽雪茄烟、喝咖啡能降低自己的血压，而且看起来确实在起作用。萨达姆甚至劝埃利斯，两人一块抽烟。
在埃利斯看来，萨达姆从来不给他惹麻烦，也很少抱怨。当他有所怨言时，通常是针对美国推翻他、关押他的合法性问题。
“他有很好的应对审讯技巧，”埃利斯补充说。
有一天，萨达姆开始绝食，拒绝吃看守从牢门下面塞进来的食物。后来，美国人改变战术，开门送进食物，萨达姆才开始吃起来。
“他不想被人当一头狮子那样喂食，”埃利斯解释说。
萨达姆住在一个8英尺（约2.4米）长、6英尺（约1.8米）宽的牢房里，有一张帆布 床、两把塑料 椅子和一个小桌子，在上面他放了一本《古兰经》和其他一些书籍。此外，牢内就只有一个祷告用的垫子和两个洗手盆。
有那么一阵，萨达姆被允许在牢外短时间溜达。埃利斯说，萨达姆会用伙食里省出来的面包片喂喂鸟，还给一小块枯萎的野草浇水。
“他说，自己年轻时是一个农民，”埃利斯回忆道，“他说自己绝不会忘本。”
相处时间长了，萨达姆还会跟埃利斯讲述孩子尚幼时的幸福时光：他怎么给孩子讲故事哄人入睡，他怎么在女儿 抱怨肚子疼时给她半片胃药。
牢中质疑美国入侵
萨达姆从未跟埃利斯讨论过死亡问题，也从未流露过忏悔之情。
“他说，他所做的一切都是为伊拉克，”埃利斯说，“一天我去看他，他问我，美国为什么要入侵？然后他作了一个端机枪扫射的动作，问我，为什么美军来这里四处开火？他说，（他执政时）伊拉克法律很公正，（大规模杀伤性）武器检查也没发现什么。”
“我只能告诉他，这是政治。我们当兵的不管这些事，”埃利斯说。
一年半后，埃利斯接到一个美国打过来的紧急电话，通知他兄弟快要死了。他告诉萨达姆，他要离开伊拉克了。埃利斯走之前，萨达姆拥抱了他，说自己愿意成为埃利斯的兄弟。
“他跟我在一起那时候，处境很困难，”埃利斯说，“我对他没有任何威胁。实际上，我是在帮他，他对此表示出尊重。”
埃利斯最后说，他知道萨达姆罪有应得，但他担心，处死萨达姆会使他成为支持者眼中的“烈士”，“这意味着暴力可能还将继续”。
视频: 萨达姆被绞死全过程，据说是士兵偷拍的！（转载）
2007-01-03 12:03:41
[论坛] cpuview图形化单片机编程软件试用版提供下载！
2007-01-03 09:57:01
[论坛] cpuview图形化单片机编程软件系统专题！
2007-01-03 09:56:34
萨达姆被执行绞刑全过程（视频)
2006-12-31 12:51:47
[论坛] cpuview配合学习套件预前发售，凑资生产，有兴趣的朋友请进！
2006-12-27 23:31:24
大家好，图形化单片机编程软件CPUVIEW现在大部分功能已经完成，现在准备配合CPUBBS论坛的LABVIEW+单片机学习套件一起推出，想看看有没有朋友有兴趣的，如果有兴趣的现在开始可以预定，价格将会是优惠期后的一半，优惠凑集期过后，价格将升高一倍，您只需要支付一部分定金就可以预定！如果预定数量加起来够100套我们就可以开始生产！同时也希望征集各地代理商！批量拿货价格将更加优惠！有公司或事业单位有兴趣一起合作推广或进行投资，我们可以一起讨论合作推广方式！论坛将选出几位最积极版主以及会员进行免费送CPUVIEW贵宾版配学习套件！在以后的日子里面也会同样举行免费配送活动，欢迎大家积极支持论坛发展！谢谢大家！
cpuview软件的相关介绍地址如下：
http://www.cpubbs.com/forum/view ... &extra=page%3D2
Cpuview图形化单片机编程系统教程.chm下载地下如下：
[ 本帖最后由 cpubbs 于 2006-12-27 23:11 编辑 ]
Cpuview图形化单片机编程系统教程.chm
(2006-12-27 23:01:24, Size: 875 kB, Downloads: 1)老师致校长的一封辞职信(转贴)
2006-12-27 17:34:27
B/S与C/S的区别
2006-12-18 21:50:33
近年来，随着网络技术不断发展，尤其是基于Web的信息发布和检索技术、Java计算技术以及网络分布式对象技术的飞速发展，导致了很多应用系统的体系结构从C／S结构向更加灵活的B／S多级分布结构演变，使得软件系统的网络体系结构跨入一个新阶段。认识这些结构的特征，并根据实际情况进行系统的选型，对于成功开发一个MIS系统是非常关键的。
1 C／S结构与B／S结构
1．1 C／S结构
C／S结构，即Client／Server(客户机／服务器)结构。此结构把数据库内容放在远程的服务器上，而在客户机上安装相应软件。C／S软件一般采用两层结构，其分布结构如图1所示。它由两部分构成：前端是客户机，即用户界面(Client)结合了表示与业务逻辑，接受用户的请求，并向数据库服务提出请求，通常是一个PC机；后端是服务器，即数据管理(Server)将数据提交给客户端，客户端将数据进行计算并将结果呈现给用户。还要提供完善的安全保护及对数据的完整性处理等操作，并允许多个客户同时访问同一个数据库。在这种结构中，服务器的硬件必须具有足够的处理能力，这样才能满足各客户的要求。
C／S结构在技术上很成熟，它的主要特点是交互性强、具有安全的存取模式、网络通信量低、响应速度快、利于处理大量数据。但是该结构的程序是针对性开发，变更不够灵活，维护和管理的难度较大。通常只局限于小型局域网，不利于扩展。并且，由于该结构的每台客户机都需要安装相应的客户端程序，分布功能弱且兼容性差，不能实现快速部署安装和配置，因此缺少通用性，具有较大的局限性。要求具有一定专业水准的技术人员去完成。
1．2 B／S结构
B／S结构，即Browser／Server(浏览器／服务器)结构，就是只安装维护一个服务器(Server)，而客户端采用浏览器(Browse)运行软件。它是随着Internet技术的兴起，对C／S结构的一种变化和改进。主要利用了不断成熟的WWW浏览器技术，结合多种scrīpt语言(VBscrīpt、javascrīpt…)和ActiveX技术，是一种全新的软件系统构造技术。
B／S三层体系结构采用三层客户／g艮务器结构，在数据管理层(Server)和用户界面层(Client)增加了一层结构，称为中间件(Middleware)，使整个体系结构成为三层。三层结构是伴随着中间件技术的成熟而兴起的，核心概念是利用中间件将应用分为表示层、业务逻辑层和数据存储层三个不同的处理层次，如图2所示。三个层次的划分是从逻辑上分的，具体的物理分法可以有多种组合。中间件作为构造三层结构应用系统的基础平台，提供了以下主要功能：负责客户机与服务器、服务器与服务器间的连接和通信；实现应用与数据库的高效连接；提供一个三层结构应用的开发、运行、部署和管理的平台。这种三层结构在层与层之间相互独立，任何一层的改变不会影响其它层的功能。
在B／S体系结构系统中，用户通过浏览器向分布在网络上的许多服务器发出请求，服务器对浏览器的请求进行处理，将用户所需信息返回到浏览器。而其余如数据请求、加工、结果返回以及动态网页生成、对数据库的访问和应用程序的执行等工作全部由Web Server完成。随着Windows将浏览器技术植入操作系统内部，这种结构已成为当今应用软件的首选体系结构。显然B／S结构应用程序相对于传统的C／S结构应用程序是一个非常大的进步。
B／S结构的主要特点是分布性强、维护方便、开发简单且共享性强、总体拥有成本低。但数据安全性问题、对服务器要求过高、数据传输速度慢、软件的个性化特点明显降低，这些缺点是有目共睹的，难以实现传统模式下的特殊功能要求。例如通过浏览器进行大量的数据输入或进行报表的应答、专用性打印输出都比较困难和不便。此外，实现复杂的应用构造有较大的困难。虽然可以用ActiveX、Java等技术开发较为复杂的应用，但是相对于发展已非常成熟C／S的一系列应用工具来说，这些技术的开发复杂，并没有完全成熟的技术工具供使用。
2 C／S结构与B／S结构的分析比较
2．1 硬件环境不同
C／S建立在局域网的基础上，通过专门服务器提供连接和数据交换服务。所处理的用户不仅固定，并且处于相同区域，要求拥有相同的操作系统。B／S建立在广域网的基础上，信息自己管理，有比C／S更强的适应范围，一般只要有操作系统和浏览器就行。与操作系统平台关系最小。面向不可知的用户群。
2．2 结构不同
C／S软件一般采用两层结构，而B／S采用三层结构：
这两种结构的不同点是两层结构中客户端参与运算，而三层结构中客户端并不参与运算，只是简单地接收用户的请求，显示最后的结果。由于三层结构中的客户端并不需要参与计算，所以对客户端的计算机电脑配置要求较低。虽然BlS采用了逻辑上的三层结构，但在物理上的网络结构仍然是原来的以太网或环形网。这样，第一层与第二层结构之间的通信、第二层与第三层结构之间的通信都需占用同一条网络线路，网络通信量大。而C／S只有两层结构，网络通信量只包括Client与Server之间的通信量，网络通信量低。所以，C／S处理大量信息的能力是B／S无法比拟的。
2．3 处理模式不同
B／S的处理模式与C／S相比，大大简化了客户端，只要装上操作系统、网络协议软件以及浏览器即可，这时的客户机成为瘦客户机，而服务器则集中了所有的应用逻辑。
2．4 构件重用不同
在构件的重用性方面，C／S程序从整体进行考虑，具有较低的重用性。 而BlS对应的是多重结构，要求构件具有相对独立的功能，具有较好的重用性。
2．5 系统维护不同
系统维护是在软件生存周期中开销最大的一部分。C／S程序由于其本身的整体性，必须整体考察并处理出现的问题。而B／S结构，客户端不必安装及维护。B／S结构在构件组成方面只变更个别构件，开发、维护等工作都集中在服务器端。当需要升级时，只需更新服务器端的软件，而不必更换客户端软件，实现系统的无缝升级。这样就减轻了系统维护与升级的成本和工作量，使用户的总体拥有成本(TCO)大大降低。
2．6 对安全的要求不同
由于C／S采用配对的点对点的结构模式，并采用适用于局域网、安全性比较好的网络协议(例如NT的NetBEUI协议)，安全性可得到较好的保证。C／S一般面向相对固定的用户群，程序更加注重流程，它可以对权限进行多层次校验，提供了更安全的存取模式，对信息安全的控制能力很强。一般高度机密的信息系统采用C／S结构适宜。而B／S采用点对多点、多点对多点这种开放的结构模式，并采用TCP／IP这一类运用于Intemet的开放性协议，其安全性只能靠数据服务器上管理密码的数据库来保证。所以B／S对安全以及访问速度比C／S有更高的要求。而Intemet技术中这些关键的安全问题远未解决。
2．7 速度不同
由于C／S在逻辑结构上比B／S少一层，对于相同的任务，C／S完成的速度总比B／S快。使得C／S更利于处理大量数据。
2．8 交互性与信息流不同
交互性强是C／S固有的一个优点。在C／S中，客户端有一套完整的应用程序，在出错提示、在线帮助等方面都有强大的功能，并且可以在子程序间自由切换。B／S虽然由javascrīpt、VBscrīpt提供了一定的交互能力，但与C／S的一整套客户应用相比是太有限了。C／S的信息流单一，而B／S可处理如B-B、B-C、B-G等信息并具有流向的变化。
3 基于B／S结构与C／S结构结合的体系结构
综上所述，可见B／S与C／S这两种技术是各有利弊的。
C／S技术是20年前的主流开发技术，它主要局限于内部局域网的需要。因而缺乏作为应用平台的一些特性，难以扩展到互联网这样的环境上去，而且要求开发者自己去处理事务管理、消息队列、数据的复制和同步、通信安全等系统级的问题。这对应用开发者提出了较高的要求，而且迫使应用开发者投入很多精力来解决应用程序以外的问题。这使得应用程序的维护、移植和互操作变得复杂，成了C／S的一大缺陷。
但是，与B／S结构相比，C／S技术发展历史更为“悠久”。从技术成熟度及软件设计、开发人员的掌握水平来看，C／S技术更成熟、更可靠。在某些情况下，采用100％的B／S方式将造成系统响应速度慢、服务器开销大、通信带宽要求高、安全性差、总投资增加等问题。而且，对于一些复杂的应用，B／S方式目前尚没有合适方式进行开发。
客观地分析C／S、B／S的优劣，建立C／S、B／S结构相结合的网络构架已成为必然趋势。在实际开发和规划系统的时候要有的放矢，才能够搭建成合适的信息系统。下面以学校学生管理系统为实例说明这种设计方法。该系统采用B／S+C／S体系结构，结合了ASP技术，并将组件技术COM+和ActiveX技术分别应用在服务器端和客户端。该系统的实现主要分为三个部分：ASP页面、COM+组件和数据库，是一个三层结构。表示层由ASP页面组成，用以实现WEB页面显示和调用COM+组件，业务逻辑和数据访问由一组用VC实现的COM+组件构成。为了便于维护、升级和实现分布式应用，在实现过程中，又将业务逻辑层和数据访问层分离开，ASP页面不直接调用数据访问层，而是通过业务逻辑层调用数据库。一些需要用WEB处理的、满足大多数访问者请求的功能界面采用B／S结构，例如任课教师可以通过浏览器查询所教班级学生各种相关信息；学校管理人员通过浏览器对学校的学生、教师等信息进行管理与维护以及查询统计；领导层可通过浏览器进行数据的查询和决策。这样客户端比较灵活。而后台只需少数人使用的功能则采用C／S结构，例如数据库管理维护界面。如此处理，可充分发挥各种模式的优越性——避免了B／S结构在安全性、保密性和响应速度等方面的缺点以及C／S结构在维护和灵活性等方面的缺点。COM+的实现可分为三个步骤：COM+组件的设计、COM+应用程序的生成和编程。COM+组件位于WEB应用程序中，客户端发出请求到WEB SERVER。WEB SERVER将请求传给WEB应用程序。WEB应用程序将数据请求传送给数据库服务器，数据库服务器将数据返回WEB应用程序。然后再由WEB SERVER将数据传送给客户端。对于一些较难实现的功能通过在页面中嵌入ActiveX控件来实现。
采用这种结构优点在于：
(1)充分发挥了B／S与C／S体系结构的优势，弥补了二者不足。充分考虑用户利益，保证浏览查询者方便操作的同时也使得系统更新简单，维护简单灵活，易于操作。
(2)信息发布采用B／S结构，保持了瘦客户端的优点。装入客户机的软件可以采用统一的WWW浏览器。而且由于WWW浏览器和网络综合服务器都是基于工业标准，可以在所有的平台上工作。
(3)数据库端采用C／S结构，通过ODBC／JDBC连接。这一部分只涉及到系统维护、数据更新等，不存在完全采用C／S结构带来的客户端维护工作量大等缺点。并且在客户端可以构造非常复杂的应用，界面友好灵活，易于操作，能解决许多B／S存在的固有缺点。
(4)对于原有的基于C／S体系结构的应用，只需开发用于发布的WWW界面，就可非常容易地升级到这种体系结构，并保留原来的某些子系统。这样就充分地利用现有系统的资源。
(5)通过在浏览器中嵌入ActiveX控件可以实现在浏览器中不能实现或实现起来比较困难的功能。例如通过浏览器进行报表的应答。
(6)将服务器端划分为WEB服务器和WEB应用程序两部分。WEB应用程序采用组件技术实现三层体系结构中的逻辑部分，达到封装的目的。
B／S结构与C／S结构各具优缺点，怎样结合B／S与C／S开发系统是开发MIS系统普遍关注的问题。在应用过程中，应结合实际情况，并根据实际情况进行系统的选型与构建，从而开发出高效、安全的应用系统。
文章引用自: http://publishblog.blogchina.com/blog/tb.b?diaryID=3633791一些AD转换器
2006-12-10 23:41:20
TI/BB >> A/D转换器系列 
型号 封装 说明 TLC3574/3578 SSOP20 14-/12-BIT,200-KSPS,4-/8-通道,±10V输入串口A/D转换器 TLC2574/2578 SSOP20 14-/12-BIT,200-KSPS,4-/8-通道,±10V输入串口A/D转换器 ADS7812 DIP16，SOIC16 低功耗串行12位带采样完全A/D转换器 ADS774 DIP28，SOIC28 微处理器兼容12位COMS带采样A/D转换器 ADS7805 DIP28，SOIC28 16位，100KHZ带采样完全A/D转换器 ADS7811 SOIC28 16位250KHZ带采样A/D转换器 ADS7809 DIP20，SOIC20 16位，100KHZ串行CMOS带采样完全A/D转换器 ADS7810 SOIC28 12位，800KHZ采样CMOS并口A/D转换器 ADS7825 DIP28，SOIC28 4通道，16位CMOS完全A/D转换器 ADS7807 DIP28，SOIC28 低功耗16位完全A/D转换器 ADS7852 TQFP32 12位，8通道并行A/D转换器 ADS7841 PDIP16，SSOP16 12位，4通道，串口输出A/D转换器，可替代MAX1247 ADS7818 MSOP8 12位，高速，低功耗500KHZ采样A/D转换器 ADS7834 MSOP8 12位，高速，低功耗500KHZ采样A/D转换器 ADS7835 MSOP8 12位，高速，低功耗500KHZ采样A/D转换器 ADS7842 SSOP28 12位，4通道，并口输出A/D转换器 ADS7844 SSOP20，QSOP20 8通道，12位，串口A/D转换器，可替代MAX147 ADS7822 DIP8，SOIC8，MSOP8 12位高速2.7V微功耗带采样A/D转换器 ADS7816 DIP8，SOIC8，MSOP8 12位高速5V微功耗带采样A/D转换器 TLV1504 SOIC16，TSSOP16 10-BIT 200 KSPS，串行输出，自带FIFO和参考源的ADC TLV1508 SOIC20，TSSOP20 10-BIT 200 KSPS，串行输出，自带FIFO和参考源的ADC TLV1504 SOIC16，TSSOP16 10-Bit 20kSPS,串行输出，自带FIFO和参考源的ADC TLV1508 SOIC20，TSSOP20 10-Bit 20kSPS,串行输出，自带FIFO和参考源的ADC ADS8320 MSOP8 16位高速微功耗A/D转换器，引脚排列兼容ADS7816和ADS7822 ADS8341 SSOP16 4通道16位A/D转换器，与ADS7841脚对脚兼容 ADS8344 QSOP20，SSOP20 8通道16位A/D转换器，与ADS7844脚对脚兼容 ADS930 SSOP28 8位、30MHZ采样A/D转换器 ADS830 SSOP20 8位、60MHZ带采样A/D转换器 ADS831 SSOP20 8位、80MHZ带采样A/D转换器 ADS809 TQFP48 12位，80M采样A/D转换器 ADS805 SOP28，SSOP28 12位，20M采样A/D转换器 ADS807 SSOP28 12位，53M采样A/D转换器 ADS824 SSOP28 10位，70M采样A/D转换器 THS14F01 TQFP48 1M采样，含32字FIFO的14位ADC,时序兼容TI 6000 DSP THS14F03 TQFP48 3M采样，含32字FIFO的14位ADC,时序兼容TI 6000 DSP ADS850 TQFP48 14位，10MSPS自校准A/D转换器 THS1230 TSSOP28，SOIC28 3.3V,12位,30MSPS,具备待机模式的ADC THS0842 TQFP48 双通道输入,8位,40MSPS,低功耗A/D转换器 ADS2807 TQFP64 双路,12位,50M采样A/D转换器 ADS7861 SOIC24 双路,2+2通道,500KHZ,12位同时采样A/D ADS7862 QFP32 双路,2+2通道,500KHZ,12位同时采样A/D THS1206 TSSOP32 12位,6MSPS,4路输入,同时采样A/D转换器 THS12082 12位,8MSPS,2路输入,同时采样A/D转换器 ADS7864 TQFP48 12位,500KHZ,6通道同时采样A/D转换器 ADS1210/1211 DIP18,SOIC18 24位A/D转换器 ADS1212/1213 DIP24,SOIC24,SSOP24 22位A/D转换器 ADS1250 SOIC16 20位数据采集器 ADS1252 SOIC8 24位,40KHZ A/D转换器 ADS1216 TQFP48 8通道,24位A/D转换器 ADS1241 SSOP28 8通道,24位A/D转换器 DDC112 SOIC28 双输入20位A/D转换器 基于CPLD控制的高速数据采集板卡设计
2006-12-10 23:40:19
在以个人计算机为核心的控制系统中，既需要把工业现场的模拟信号转换成计算机可以识别的数字信号、把计算机输出的数字信号转换成现场设备可接受的电压电流信号，又需要在某些要求高的场合实现高速数据交换。因此，高性能的32/64位地址/数据复用局部总线PCI(外围部件互连)总线成为当今最流行的总线。
对高速数据采集系统而言，除了采用高速A/D转换器、高速存储器等高速器件之外，还要解决板卡如何高速寻址、如何控制总线逻辑、如何进行高速存储以及PC机如何读取数据等问题。
以前的数据采集板卡不带存储芯片，A/D芯片每转换出一个值，板卡就要和计算机通讯一次，以便将数据送入计算机，因此速率很低。本文介绍的PCI总线高速数据采集板卡设计，采用了简单易用的先进先出双口FIFO存储器，可以等A/D转换的数据存储到一定程度(例如FIFO半满)时才与计算机通讯一次，将数据送入计算机，从而大大节省计算机资源。
此外，该设计利用具有工作速度快、编程灵活优点的CPLD来实现板卡上各种逻辑控制。与以前采用很多逻辑元件完成所有时序控制的板卡相比，这样做可大大节省空间、降低成本。由于A/D芯片被完全解放出来，处于独立工作方式下，所以需要一个脉冲源来定时触发A/D转换。该设计直接将PCI总线上的33MHz的频率引出来，经CPLD的分频后触发A/D转换。
基于CPLD控制的高速数据采集板卡的硬件框图。 高速数据采集板卡采用了赛灵思公司的XC9572 CPLD芯片作为逻辑控制器，采用ADI公司的AD1674作为模数转换器(转换频率可达到100kHz，12位并行输出)，FIFO存储器采用IDT公司的IDT7202，PCI接口芯片则采用PLX公司技术成熟、方便易用的PCI9052芯片。系统的硬件框图如图所示。
值得说明的是系统硬件框图中的连线都表示原理方面的连接，真正进行电气连接时要考虑信号间的匹配、时序等问题。
CPLD逻辑控制器的设计是高速数据采集卡的核心。按照前面所述的基本设计思想，整个数据采集板卡可以分为数据的转换存储以及数据传输两大部分。整个工作过程可以分为两个阶段完成：第一阶段是起动A/D转换，同时将转换的结果存入FIFO中，并对外部输入的多路电压信号进行通道转换；第二阶段是当FIFO达到半满时，板卡及时产生中断，通知计算机读数据，防止FIFO溢出而导致数据丢失。
第一阶段：CPLD给通道转换开关ADG508提供5个通道号信号线，如系统框图中的CH[4:0]，其中CHH、CHL是两个ADG508的片选信号线，每个ADG508实现8路信号切换，两个可以实现16路的信号切换。
首先对CPLD编程实现采集通道的依次轮换，这部分程序见如下“通道切换VHDL代码”。从通道开关过来的电压信号经过运算放大器输送给处于独立工作方式的AD1674芯片。CPLD将直接从PCI总线引过来的33MHz频率进行分频后接到一个计数器模块，每来一个脉冲，计数值减一，减到零后输出一个脉冲触发该A/D芯片的一次转换过程。上位机可以设置计数器模块的时间常数，从而设置A/D转换频率。计数器模块的程序代码见如下的“计数器模块VHDL代码”。
A/D芯片每转换完一次，它的STS引脚变为低(转换时刻为高)，这个信号触发FIFO写一次数据，将转换的数据锁入FIFO。但由于FIFO对触发写的低电平脉冲宽度有严格的要求，所以STS接到该FIFO之前要经过单稳态触发器74LS221。该触发器输出的低电平脉冲宽度可由公式tw(out)= 0.7* Cext *Rext确定。其中Cext和Rext分别为74LS221的外接电容和电阻。这样，A/D转换这一端的信号便被同步起来。读取FIFO数据的一端由PCI总线的时钟同步，并遵循严格的读写时序。
第二阶段：FIFO半满后，HF引脚就会变为低有效电平。这时，上位机要及时将FIFO中的数据读走，否则将有可能产生数据溢出，导致数据丢失。CPLD直接将FIFO的这个引脚接到总线芯片PCI9052的中断输入引脚，从而可以产生一个上位机中断，从而可在中断子程序中将数据一次性读出。每次中断视FIFO的容量而定，通常是容量的一半。我们在这个板卡设计中对FIFO部位使用了插座，只要将中断服务子程序中的读数据量作相应改动，使用者就可以方便地更换不同容量的FIFO。
当然，为使此板卡能有效工作，并充分发挥它的采集速度，还需要好的驱动程序和应用系统程序来有效处理传输过来的数据，这样才会使整个测控系统达到最优效果。
在需要采集多路模拟信号、数字信号的计算机测控系统中，利用CPLD芯片可以很好地将逻辑控制、数据信号处理等功能集于一身，从而有效提高系统的可靠性并降低系统实现成本。此外，利用功能强大的仿真软件工具，可以快速高效地完成CPLD的各种逻辑功能设计。
本文设计的基于CPLD控制的高速数据采集板卡充分利用了可编程逻辑控制器件的优点，完全达到了期望的控制功能。该板卡可在各种工控现场以及实验室条件下承担数据采集的任务，可广泛用于基于PC的控制系统。
附：通道切换VHDL代码entity fast_ch_DCD is port ( a3: in STD_LOGIC; ds: in STD_LOGIC; chh: out STD_LOGIC; chl: out STD_LOGIC );end fast_ch_DCD;
architecture fast_ch_DCD_arch of fast_ch_DCD isbegin process(a3,ds)-- <
> BEGIN IF ds='0' THEN CASE a3 IS WHEN '0' =>chh<='1';chl<='0'; WHEN '1' =>chh<='0';chl<='1'; WHEN ōTHERS =>chh<='0';chl<='1'; END CASE; ELSE chh<='1';chl<='1'; END IF;END PROCESS;
end fast_ch_DCD_arch;
‘高低控制entity sclo is port ( din:in STD_LOGIC_VECTOR(3 downto 0); CLK : in STD_LOGIC; load : in STD_LOGIC; QOUT : out STD_LOGIC_VECTOR(3 downto 0) );end sclo;
architecture inside of sclo is
signal qoutsig : STD_LOGIC_VECTOR(3 downto 0);
begin
process(CLK,load,din) begin
if(load='1') then qoutsig <=din; elsif(CLK'event and CLK='1') then --change "fi" to "if" if(qoutsig="0000") then qoutsig<=din; else qoutsig<=qoutsig - "0001"; end if; end if;
end process;
QOUT<=qoutsig;
end inside;
“计数器模块VHDL代码”代码
entity TIMECODE is Port ( din:in STD_LOGIC_VECTOR(9 downto 0); CLK : in STD_LOGIC; load : in STD_LOGIC; co:buffer STD_LOGIC );end TIMECODE;
architecture behavīoral of TIMECODE issignal qoutsig : STD_LOGIC_VECTOR(9 downto 0);signal tco:STD_LOGIC;beginprocess(CLK,load,din) begin
if(load='1') then qoutsig <=din;tco<='0'; elsif(CLK'event and CLK='1') then --change "fi" to "if" if(qoutsig="0000000000") then qoutsig<=din;tco<='1'; else qoutsig<=qoutsig - "0000000001";tco<='0'; end if; end if;
end process;process(tco,load) begin if (load='1') then co<='0'; elsif (tco'event and tco='1') then co<=not co; end if;
end process;
end behavīoral;
参考文献1、徐志军，徐光辉． CPLD/FPGA的开发与应用． 北京：电子工业出版社，20022、黄正谨，徐坚，章小丽．CPLD系统设计技术入门与应用． 北京：电子工业出版社,2002
作者：杜二锋、蒋健，北京理工大学；李兰珍，北京科日新电子公司
高精度Delta-Sigma A/D转换器的原理及其应用
2006-12-10 23:34:18
本次在线座谈主要介绍TI的高精度Delta-Sigma A/D转换器的原理及其应用，Delta-Sigma转换器的特点是将绝大多数的噪声从动态转移到阻态，通常Delta-Sigma转换器被用于对成本与精度有要求的低频场合。本文首先将对TI的高精度Delta-Sigma A/D转换器进行综述性介绍，而后将介绍噪声的测量及芯片ADS1232等。
Delta-Sigma转换器综述
Delta-Sigma转换器是采用超采样的方法将模拟电压转换成数字量的1位转换器，它由1位ADC、１位DＡC与一个积分器组成，见图1。Delta-Sigma转换器的优点表现在低成本与高分辨率，适合用于现在的低电压半导体工业的生产。
Delta-Sigma转换器组成
Delta-Sigma转换器由差分放大器、积分器、比较器与１位的DAC组成，输入信号减去来自1位DAC的信号将结果作为积分器的输入，当系统得到稳定工作状态时，积分器的输出信号是全部误差电压之和，同时积分器可以看作是低通滤波器，对噪声有-6dB的抑制能力。积分器的输出用1位ADC来转换，而后比较器将输出数字1和0的位流。DAC将比较级的输出转换为数字波形，回馈给差分放大器。
Delta-Sigma转换器原理详述
积分器将量化噪声伸展到整个频带宽度，从而使噪声成型，而滤波器可以过滤掉绝大多数的成型噪声。有几个误差源会降低整个系统的效果，为了满足ADC的输入范围，很多信号要求一些放大电路和电平偏移电路，有时放大器在ADC的内部，有时使用外部放大器。无论是哪一种情况，放大器电压、电压漂移、输入偏置电流或采样噪声将引入误差信号。为了得到精确的ADC转换结果，放大器的误差应该通过调整来消除或减少。积分器对输入低频或直流信号内置一个低通滤波器，从而极大地降低了通道内的噪声。
典型的半导体放大器的噪声分为两个部分，1/F噪声和对地噪声，Delta-Sigma ADC的主要应用是在低频场合，因此1/F噪声的影响占主要地位。选择合适的放大器可以控制1/F噪声。由噪声频谱图可知（见图2），器件的噪声在高频主要是背景噪声，而在低频主要是1/F噪声，当越接近我们想要得到的直流信号时，1/F噪声越大。人们通常把1/F噪声想象成漂移，它是一个非常低频率的现象，常用的解决方法是采用窄波输入。
获得窄波稳定输入的方法如图3所示，如果有一个1mV的射调电压加在差分放大器的同向输入端，1mV的信号出现在正的输出端，而在下面的电路中，1mV的信号被输出到负的输出端。由于它被交替地加到正的和负的输出端，因此最后的结果是经过平均后，这1mV的射调电压不会出现在输出端，而这在Delta-Sigma转换器中有显著效果。因为差分放大器的输出正好被积分器平均，漂移随着时间及射调变化，对窄波稳定电路来说，射调实际值是无关紧要的，因此随着时间的漂移和射调不会影响转换的结果。
图4给出了一个4位ADC转换为满刻度正弦波时的时域变化情况。ADC采样一个正弦信号的输入，如果这一信号用一个DAC来呈现，那么采样和量化的效果将很容易被注意到。采样意味着在一个不连续的时间点输出信号被捕捉，在这两个点间输出则保持不变，输入被采样的速率是大家熟知的采样频率，奈奎斯特原理规定采样必须至少是输入信号带宽的两倍，采样高于这最小要求的速率即是超采样，Delta-Sigma即是利用超采样的方法完成信号转换，而量化的作用是将连续的模拟信号的幅度，变换成不连续的电平。
利用超采样可将量化噪声分布到更宽的频率范围，从而降低了背景噪声的电平。依靠1位ADC后的数字滤波器，Delta-Sigma转换器限制了噪声带宽。由于大部分噪声不能通过数字滤波器，带宽的有效噪声得到降低。将量化噪声分布在更宽的频率范围内，而后用滤波器滤去大部分噪声的技术，即是Delta-Sigma转换器应用低分辨率的ADC的基础。
噪声的测量不同的方法可用于测量系统的噪声性能，同样系统噪声也可用不同的方法表达，它具有高斯分布的特征，信噪比SNR通常用于高速ADC系统，而ENOB通常用于低频和直流系统。
高斯分布
随机噪声一般具有高斯分布的特征，绝大多数的采样值将分布在相关的区域内，如果一个测量系统要求一个峰峰的限制，那么99.9％的采样应该分布在这个区域内，如图5所示。
峰峰噪声
有效的噪声告诉我们采样值是随机的，因而不能清楚地知道显示的结果将是什么，如果一个显示的位数是不能变化的，我们就叫做无噪声码。峰峰的噪声是大量数据的统计测量，它不能被直接计算，它是有效噪声的6.6倍。
标准方差
标准方差的标准定义要求计算每一个测量值与全部测量值的平均值的差值的均方根（如公式1所示），由于要在所有值被采样后才能计算其平均值，所以在实际的数据采集系统中，其标准定义并不经常使用。一个简易的方法是计算标准方差，它仅要求两个数字即所有值的和及所有数字的平方和（如公式2所示）。
ENOB的计算方法ENOB有两种计算方法，第一种SNR=6.02N+1.76dB，ENOB=（SNR-1.76dB）/6.02；第二种方法是2ENOB= 满刻度值/RMS噪声值=224/ 。（其中信噪比是指信号的有效值与噪声有效值的比值）。
ADS1232特点及应用ADS1232简介
ADS1232是一个精密的24位AD转换器，它内部带有低噪声的可编程精密放大器，精密的Delta-Sigma AD转换器和内置的振荡器。ADS1232为桥路传感器的应用及报告称重仪器提供一个完全的前端解决方案，它具有非常低的噪声，当PGA=128倍时， 20mV的输入范围内仅有17nVrms的有效噪声，采样速率为10Hz及80Hz，对于50Hz与60Hz具有大于100dB的抑制能力。
对于称重仪器的应用，ADS1232是最容易使用的。
第一：它具有完整的前端，不需要外置放大电路。
第二它没有外部时钟的要求。
第三所有的功能均由管脚来控制，没有寄存器需要编程。
另外称重仪器的参考设计可通过ADS1232的EDM板进行评估。
ADS1232提供一个低漂移、低噪声的可编程增益仪表放大器，包含2个运放和3个精密匹配的电阻R1、RF1和RF2。它可选的增益是1倍、2倍、64倍和128倍。在称重仪器中，大量采用比例测量方法，在这里桥路的接地电压同时为AD转换器的参考电压，因为桥路的输出正比于桥路的接地电压，而AD转换器的结果也正比于参考电压，因此采用比例方法测量时，AD转换器的输出结果只与桥路阻抗的变化有关，因此可以大大地提高测量精度。
图6给出了ADS1232在称重仪器中的应用，这里ADS1232的放大倍数为128倍，数据速率为10次/秒。
其他相关器件
ADS1100：16位低功耗转换器
ADS1100是最小的16位ADC转换器，采用SOT 23-6封装，内置增益可在1倍、2倍、4倍或8倍间进行选择，其数据速率为8~128次/秒，典型应用包括：手持式设备与监视器、电池管理、消费产品与工业加工控制等。
ADS1112：多通道16位ADC
ADS1112是一款16位精密的带有自动校正的模数转换器，有两个差分输入通道或三个单端输入。内置2.078V电压基准，其电源电压为2.7~5.5V。它的主要特性表现在具有完整的小型数据获取系统、输入复用器、PGA及振荡器。它支持I2C接口，典型应用包括手持式设备、便携式监控器及功率管理等。
ADS1222：24位低功耗转换器
ADS1222是TI的最低成本的24位工业用的Delta-Sigma转换器和业内最小的两通道差分输入转换器，它具有很高的输入阻抗、内置温度传感器、两线串行输入接口和自校准电路。其数据速率为240SPS，典型应用包括：手持式设备与工业加工控制。
ADS1271：24位高性能转换器
ADS1271是一款独特的将直流精度与交流性能组合在一起的高性能24位Delta-Sigma转换器，通常工业上的Delta-Sigma转换器利用高阶低通滤波器得到好的直流精度，但是限制了信号带宽，因此仅适合直流测量。而音频应用的高分辨率的ADC需要大的可用带宽，但直流精度会因此变坏，而ADS1271却将优异的直流精度与交流性能组合在一起。其典型应用包括：压力传感器、测试与测量等。
12位A/D转换器ADS7864在电网谐波分析仪中的应用
2006-12-10 23:31:35
孙光，梁长垠（深圳职业技术学院 电子系，广东深圳 518055）
1 引言
随着用电量的增加，电网的谐波污染变得日益严重，这就要求电力监控设备能够及时准确地对电网谐波分量进行监测，在笔者研制的电网谐波分析仪中，使用ADS7864对各相关点的波形信号进行采集，实践证明，ADS7864的采样精度及稳定性是令人满意的。
ADS7864是Burr-Brown公司（已被德州仪器收购）开发的12位6通道A/D转换器，其主要特点如下：6个模拟输入通道同时采样与保持；
2μs转换时间，500kS/s采样速率；
全差分输入；
功耗低，为50mW；
6个FIFO寄存器；
全硬件控制。
2 内部结构和引脚说明
图1所示为AD7864内部结构框图，该器件含有2个2μs的逐次逼近模数转换器，6个差分采样与保持放大器、1个带REFIN和REFOUT引脚的+2.5V内部电压基准以及1个高速并行接口。6个模拟输入通道分成3对（A、B、C）。每个A/D转换器都有3对输入端（A0/A1、B0/B1、C0/C1），可以同时采样、转换，因此可以保持两个模拟输入信号的相对相位信息。每对通道都有一个保持信号（HOLDA、HOLDB、HOLDC）使6个通道上的采样可同时进行，图2为ADS7864的引脚封装图，其引脚说明如图1所示。
ADS7864既可以使用内部参考电压源，也可以使用外部参考电压源，从图1可以看出，当使用内部2.5V参考电压源时，REFOUT引脚应该连接至REFIN引脚，这是一种常用方式，当输入模拟信号为2.4V-5.2V之间时，可以使用1.2V-2.6V范围内的外部参考电压源。
ADS7864只采用外部时钟（CLOCK），当外部时钟为8KHz时，A/D采样速率为500KHz，与2μs的最小转换时间相对应。
3 工作及控制模式
与MAX197不同，ADS7864不采用寄存器进行转换控制，而是完全依靠外部引脚进行控制，虽然控制比较简单，但是却需占用部分硬件资源。
（1）A/D转换的启动
ADS7864的转换启动控制使用HOLDx引脚（LOLDA、HOLDB、HOLDC），将一个或者所有的HOLDx信号拉低，则相应通道x的输入数据立即被置为保持模式，通道x的转换随即开始，如果其他通道已处于保持模式但还没有开始转换，通道x的转换则需列队等候直到上一轮转换完成为止。如果在一个时钟周期内不止一个通道进入保持模式，并且HOLDA也是被触发的保持信号时，通道A将首先开始转换，接着是通道B，最后是通道C，一旦某个特定的保持信号变为低，其随后的脉冲被忽略，直到这次转换完成或器件复位。
在转换完成时（BUSY信号变高），采样开关将关闭并且对选择的通道进行采样，延迟随后的转换，以便对ADS7864的输入电容完全充电，延迟时间取决于驱动放大器，但应该至少有175ns。
（2）转换结果的读取
ADS7864有3种不同的数据输出模式，用A2、A1和A0引脚选择，如表2所列。
第一种是地址模式，在（A2A1A0）=从000到101时，可以直接对特定的通道寻址，该通道的地址在RD的下降沿之前应保持至少10ns，并且只要RD为低就不能改变。
第二种是循环模式，在（A2A1A0）=110时，接口以循环模式工作，此时，数据在第一个RD信号时从通道A0读取，接着是通道A1，随后是B0、B1、C0，最后是C1（再次读取A0之前），在一个复位信号之后或者对器件上电之后，通道A0的数据首先输出。
第三种是FIFO模式，在（A2A1A0）=111时，该模式中，先读取首先被转换的数据，此时，如果某个特定的通道最受关注、转换较频繁（例如，获取特定通道的历史记录），则每个通道就有3个输出寄存器用于存储数据。
ADS7864的输入为16位、12位输出数据存储于DB11（最高有效位）到DB0（最低有效位）。当DB11-DB0输出有效数据时，DB15为1，这点对于FIFO模式非常重要，在DB15变为0之前可以读取有效数据。DB14、DB13、DB12输出通道地址，其具体信息与表2中A2、A1、A0的地址设置相对应。
为了增加设计的灵活性，ADS7864支持不同宽度的数据总线。当数据宽度控制端BYTE被置为高电平时，ADS7864的16位数据输出端直接与16位数据总线相连，当BYTE端被置为低电平时，可以与8位数据总线连接，在第一个DR信号时低8位数据在输出引脚DB7到DB0读取，第二个RD信号时则读取高8位数据。
4 在电网谐波分析仪中的应用
电网谐波分析需要采集的数据包括三相线路的电压、电流共6个量（对于每条输电线路），在以往的开发过程中采用MAX197进行数据采集,但是MAX197不具备多通道同时采样保持功能，在转换时不能保证6个模拟量采样时间的一致性，影响了谐波分析的准确性。
在谐波分析仪的设计中，使用了TI公司的定点数字信号处理器TMS320F206（采用20MHz有源晶体振荡器作为外部时钟）进行数据采集控制和分析，由于DSP需要对采样数据进行每周期64点的连续FFT变换，运算比较复杂，所以最理想的采样数据位数应该为12位，留出4位作为运算时的溢出保护位，而不需要在软件设计过程中频繁地进行归一化处理，由于12位精度的ADS7864具有6通道同时保持放大、适中的转换速率与精度以及双极性输入等特点，非常使用于电网谐波分析仪的数据采集。TMS320F206（以下简称F206）与ADS7864的接口示意图如图3所示。
在许多相关文献中，为保证DSP运行速度与A/D转换器响应速度相匹配，往往采用片内I/O口与A/D转换器接口，依靠软件实现A/D转换器的片选（CS）与数据读取控制（RD），这种方式虽然可保证操作的可靠性，但同时也占用了DSP上的I/O口资源，而且具有接口连接的A/D转换器数量非常有限。
经过仔细分析，在电网谐波分析仪的硬件设计中F206与ADS7864仍然采用了传统的地址译码片选的接口方式，将F206的I/O空间选择端IS与地址线AD12-AD15先输入可编程逻辑器件GAL22V10，再输出片选信号CS，F206的RD端直接与ADS7864的读数据控制端DR端连接。
由于F206外部数据总线为16位，可将ADS7864的输出数据宽度控制端BYTE接地，16位输出直接与F206的数据总线相连。
由于在电网谐波分析中要求同时对三相电压、电流信号进行采集，所以ADS7864的采样保持启动控制端HOLDA、HOLDB、HOLDC直接与F206的IO1端连接，当IO1输出低电平时，同时启动三组6路信号的采样保持并进行转换。
在谐波分析仪的设计中，ADS7864的数据读取采用地址模式，每次转换结束后，由ADS7864的BUSY端通过反相器向F206的INT2端发出中断信号，完成一次6路信号的采样转换共响应3次中断，在每次中断服务程序中读取相应地址的转换数据。
5 结束语
根据笔者长期的设计体会，在DSP与A/D转换器接口的硬件与软件设计过程中，有几个带有共性的问题需要引起足够的重视：
（1）地址建立时间对接口的影响
在微处理器系统中为保证正确读取数据，在读数据控制信号RD有效前，需要提前建立地址中线信号，这一时间称为地址建立时间，40MHz主频时，F206的地址建立时间最小值为8.5ns，而ADS7864要求的地址建立时间至少为10ns（使用8MHz外部时钟时，下同）。显然，由于地址建立时间的约束，F206在40MHz主频时不能采用传统的地址译码片选方式与ADS7864接口，为保证时序的要求，必须使用I/O口。
当F206工作在20MHz主频时，地址建立时间为21ns，则可以采用传统的地址译码片选方式与ADS7864接口，这也是本文实际应用的接口方式。
（2）数据建立时间对接口的影响
为保证微处理器可靠地读取数据，在距读数据控制信号RD上升沿一段时间时，数据就应稳定地出现在数据总线上，这一时间称为数据建立时间，在ADS7864中，要求读数据控制信号RD和片选信号CS在输出数据有效前必须保持低电平至少30ns，但是当工作在20MHz主频时，F206的读数据控制信号RD所能提供的数据建立时间在20MHz主频时最少为30ns，显然是不能可靠满足要求的，必须使用F206的软件状态等待发生器来产生等待信号以读取数据。
综上所述，在DSP与A/D转换器的接口设计中，只要仔细分析并充分考虑DSP运行速度与A/D转换器响应时间之间的关系，并充分发挥DSP上软件等待状态发生器的作用，完全可以采用传统的地址译码片选方式实现DSP与A/D转换器之间的可靠接口，从而节约宝贵的I/O口资源。本文摘自《国外电子元器件》面对纷繁的世界,守得住宁静的心,耐得住寂寞的人,才能最终得到自己想要的
2006-12-08 12:23:44
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